Aktuelles

Diese Woche ist unser Doktorand Carlo Schafflik auf der FPL 2026 in Gent, der 36. „International Conference on Field-Programmable Logic and Applications”, die vom 7. bis 11. September von der Universität Gent ausgerichtet wird.

Er ist ohne eigenen Beitrag vor Ort – und das hat bei uns Methode: Jede Promovierende und jeder Promovierende an unserem Lehrstuhl besucht im ersten Jahr die FPL, eine der international führenden Konferenzen in den Bereichen FPGAs und rekonfigurierbare Hardware. Nicht als Belohnung für ein fertiges Ergebnis, sondern als Startpunkt.

Denn nichts vermittelt so gut den aktuellen Stand der Forschung wie ein paar Tage unter den Menschen, die ihn vorantreiben: zuhören, nachfragen, Kontakte knüpfen, ein Gefühl für den eigenen Maßstab entwickeln.

Der Plan für Carlo ist entsprechend einfach: Dieses Jahr aufsaugen – nächstes Jahr selbst im Programm stehen.

Viel Spaß und gute Gespräche in Gent, Carlo!

Wir freuen uns, bekannt geben zu dürfen, dass unser Beitrag mit dem Titel „A Lightweight Slow Control Interlock System Targeting the European GateMate™ FPGA“ in den „IEEE IPDPSW 2026 Proceedings“ veröffentlicht wurde.

In dieser Arbeit konzentrieren wir uns auf zwei zentrale Aspekte: unsere vorläufigen Ergebnisse zu einem FPGA-zentrierten, ressourcenschonenden Slow-Control-Interlock-System und unsere praktischen Erfahrungen bei der Portierung des Designs auf das GateMate™-FPGA der Cologne Chip AG. Dabei kam ein Open-Source-FPGA-Design-Flow zum Einsatz, der auf Yosys, nextpnr-himbaechel, GHDL und openFPGAloader basiert.

Dies war eine großartige Gelegenheit, den Reifegrad und das Potenzial einer Open-Source-Toolchain für eine europäische FPGA-Plattform zu erkunden.

Vielen Dank an meine Mitautoren Daniel Anders, Vitalii Burtsev, Daniele Passaretti, Christof Pfannenmüller und Fabian Lurz.

Am Lehrstuhl für Hardware-nahe Technische Informatik wurde das Studierendenlabor „Heterogeneous Computing” grundlegend neu gestaltet. An 15 modernen Arbeitsplätzen können Studierende die unterschiedlichen Verarbeitungsprinzipien von Hardwarebeschleunigern eigenständig kennenlernen und praktisch erproben. Das Labor bildet die Grundlage für die gleichnamige Masterveranstaltung.

Jeder Arbeitsplatz ist mit einem Mini-PC auf Basis des AMD Ryzen AI 9 HX 370 ausgestattet, der CPU-, GPU- und KI-Einheiten (AI Engines) in einem Chip vereint. Ergänzt wird die Ausstattung durch das FPGA-Entwicklerboard AUP-ZU3, das mit freundlicher Unterstützung des AMD/Xilinx University Program co-finanziert wurde und den Einstieg in die Welt rekonfigurierbarer Hardware ermöglicht.

Anhand einer durchgängigen Anwendung aus der Bildverarbeitung erarbeiten die Studierenden im Verlauf der Veranstaltung die zentralen Konzepte heterogener Rechensysteme: die Parallelisierung auf den CPU-Kerne des Prozessors, die Beschleunigung auf der integrierten GPU, den Entwurf dedizierter Hardwarebeschleuniger mit High-Level Synthesis (HLS) auf dem FPGA sowie die Programmierung der AI Engines des Ryzen-Prozessors. So lassen sich die verschiedenen Beschleunigungskonzepte unmittelbar vergleichen und am aktuellen Stand der Technik erlernen.